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CNRS
- Ingénieur de Recherche : Chef de Projet - Expert électronicien
Paris
2008 - maintenant
Poste permanent au Centre de Physique des Particules de Marseille.
Collaborateur du CERN.
Correspondant des stagiaires Ingénieurs et Masters
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CERN
- Ingénieur de Recherche - Expert électronique
Geneva 23
2007 - maintenant
Collaboration internationale entre le CERN et le CNRS/IN2P3
Expérience LHCb : L0 Trigger et LHCb upgrade : Responsable Low Level Interface
Profil CERN : http://profiles.web.cern.ch/676138
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CPPM (Centre de Physique des Particules de Marseille)
- Ingénieur de Recherche - Senior FPGA Designer
2007 - maintenant
Le CPPM est un laboratoire du CNRS dépendant l'Institut de Physique Nulcléaire et de Physique des Particules (IN2P3), chargé de la recherche dans les domaines de la physique nucléaire et des particules.
Je travaille pour le Grand Collisionneur de Hadron (LHC) du CERN, le plus puissant accélérateur de particules du monde.
Le Centre Européen de Recherche Nucléaire (CERN) est une collaboration internationale.
Je suis le responsable de développements pour l'upgrade de l'expérience LHCb : designs, intégration, supports et formations aux utilisateurs du CERN.
Ma mission principale est le design de FPGA pour implémenter des algorithmes d'acquisition multiprotocoles et de traitement de données temps réel venant des cartes à haut débit avec technologies fibres optiques conçues par le laboratoire .
• 2015 : CERN LHCb Upgrade : Carte PCIe basée sur un FPGA ARRIA10
Évolution du LLI sur ARRIA10 : 48 liens GBT@4.8Gb/s, 16 liens PCIe GEN3 @8Gb/s.
• 2014-2013 : CERN LHCb Upgrade : Responsable du design FPGA "LLI"
Le design "Low Level Interface" (LLI) mets en œuvre toutes les liaisons multiprotocoles à haut débit de la carte: 24 liens GBT@4.8Gb/s, 12 liens 10GBE@10Gb/s,TSE,PCIe..
L'intrégalité de la carte est controlée à travers des liens PCIe
Développement de briques élémentaires sous Altera QSYS pour construire le système final.
Masquer la complexité interne, faciliter l'interface avec le code utilisateur.
Formation et support aux utilisateurs du CERN et des laboratoires partenaires de l'IN2P3
Optimisation des Timings avec Timequest. Partage de code avec GIT.
• 2012-2011 : CERN LHCb Upgrade : Phase Prototype
Participation au développement du jeu de cartes prototypes µTCA pour l'upgrade LHCb.
-> Mise en oeuvre d'un FPGA Stratix V GX avec 48 liens optiques jusqu' à 10 GB/s.
-> Design pour valider le routage du FPGA et le placement final CAO des cartes (14 couches).
-> Design de Test et firmware embarqué en C dans un coeur NIOS II pour qualifier les cartes.
Un firmware embarqué en C dans un coeur NIOS permet la configuration et le tests de tous les modules.
• 2011-2010 : CERN LHCb Upgrade : Phase de faisabilité
Le nouveau système de relecture du CERN doit être 10 fois plus rapide.
Participation au développement de cartes au standard Telecom µTCA intégrant des FPGA Altéra Stratix IV GX mettant en œuvre des liaisons optiques à 8,5 GB/s.
-> Mise en oeuvre d'un PLL de réduction de jitter à phase déterministe
(analogique, driver de configuration (Design FPGA + firmware NIOS), test et mesures, rapport pour le CERN).
-> Propagation d'une horloge à phase constante et déterministe dans le FPGA
Design FPGA, firmware C, tests et mesures, présentation des résultats au CERN.
-> Qualification de l'intégrité de signal des pistes des cuivres avec un TDR Agilent Technologies. Extraction de S-Parameters pour effectuer des simulations SPICE
-> Design de test des cartes
Design FPGA intégrant 13 liaisons sur fibre optique à 8,5 GB/s.
Implémentation du protocole "GBT", ASIC propriétaire du CERN dans le FPGA.
Software embarqué en C dans le NIOS pour la configuration et le monitoring
-> Qualification des cartes : Mesure du Bit Error Rate (BER) et des diagrammes de l’œil.
• 2008-2009 : Design FPGA : Acquisition, Compression de données
La carte intégre 5 FPGA Altera Stratix GX,qui traitent des gros flux de données en temps réel : compression (basée sur un algorithme Run Length Encoding), fabrication de banques de données puis de trames Ethernet qui sont écrites sur des fermes de processeur au CERN.
-> Ecriture de spécifications, rapport de tests et support au utilisateurs
-> Design FPGA en VHDL sous Mentor FPGA Advantage, test et vérification sous Modelsim.
-> Scripts de configurations et de test en Python
Le système est opérationnel au CERN
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Aix-Marseille Université
- Enseignant contractuel des Universités
Marseille
2007 - maintenant
Cours et TD d'électronique industrielle aux élèves de Masters en formation initiale et apprentissage
Conférence sur la compatibilité électromagnétique (CEM)
Chargé de Travaux Pratiques
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Commissariat à l'Energie Atomique (CEA-LETI/Grenoble)
- Ingénieur Chercheur
2007 - 2007
Développement d'un banc de test pour un ASIC Mixte (Analogue et Digital) développé par le CEA-LETI.
Domaine Imagerie Médicale X et Gamma. Projet Confidentiel.
• Management :
Spécification avec les designers ASIC du CEA-LETI.
Suivi des sous-traitants
(approvisionnement composents et CAO), devis, planning,Packaging
Spécification d'une IHM de supervision et encadrement d'un developpeur Labview.
• Design:
Electronique Analogique rapide de détetection.(ADC, DAC, polarisation de l'ASIC)
Electronique Numérique FPGA Altéra Cyclone + microcontroleur USB)
• Firmware:
Design FPGA en VHDL et en C dans le microcontroleur pour configurer l'ASIC et automatiser les tests.
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Schneider Electric
- Ingénieur Responsable Etude et Projet
Rueil Malmaison
2006 - 2006
Responsable projet et développement. Consultant délégué au forfait par LEAS Grenoble
Intervention et responsabilité de chaque étape du cycle en V.
« Banc de test d’un concentrateur de liens Ethernet, téléphoniques et Vidéo pour Schneider Electric » .
• Cahier des charges avec le client, chiffrage et architecture des solutions, spécifications détaillées.
• Développement Hard (instrumentation, Hyper Fréquences, IHM, µC Coldfire et EPLD Xilinx) .
• DAO de la carte sous Orcad Capture et suivi de la CAO externe et achats.
• Développement du Software embarqué en C avec Code Warrior et de l’EPLD en VHDL avec ISE.
• Suivi de fabrication de quatre prototypes puis d’une pré-série de 100 .
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MIRION Technologies (MGPI) SA
- Ingénieur Etude & Responsable Equipement
LAMANON
2005 - 2005
Prestataire de service via Alten (11 mois).Systèmes de radioprotection nucléaire
« Système de détection de rayonnements nucléaire basé sur un détecteur à chambre d’ionisation ».
• Développement de la carte de mesure (FPGA Altéra Cyclone, HT 1500 V, ADC, E/S isolées) et de la carte conditionneur du détecteur (quantificateur d’énergie mesurant des courants de 10 fA à 1µA).
• Développement software en VHDL sur cible Altera Cyclone des fonctions numériques des cartes
(Registres pour le µC, comptage des impulsions, ADC, PWM, I²C, capteur de T°, monostable).
• Pilotage du BE pour le routage des cartes et l’approvisionnement des composants.
• Validation et caractérisation du système (test en température, performances métrologiques).
• Participation à la gestion de la fabrication et du test par un sous traitant d’une pré-série de cartes.
Le système équipera des cheminées du CEA Fontenay et d’une centrale nucléaire pour la surveillance des rejets.
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Commissariat à l'Energie Atomique (CEA-LETI/Grenoble)
- Ingénieur Thèse Professionnelle
2004 - 2004
Département Micro-Technologies pour la Biologie et la Santé. durée : 9 mois à temps plein.
Ingénieur en électronique et informatique industrielle. Thèse Professionnelle du Mastère Spécialisé (Collaboration CEA-LETI et Ecole des Mines de Saint-Etienne)
« Développement d’un carte de Contrôle Commande et de Communications USB 2.0 ».
Cette carte intègre un microcontrôleur Cypress FX2 USB2.0 (cœur 8051) et un FPGA Altéra Cyclone EP1C20.
• Développements Hardware (design, DAO sous ORCAD, choix des composants).
• Développement Software du µC (langages C, assembleur, Driver USB ) et du FPGA (VHDL) des logiciels de test pour la validation et la recette de la carte (test de débit USB2). La carte est utilisée pour des applications d’instrumentation dans le domaine des Biotechnologies.
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SERES Environnement
- Ingénieur R&D
Aix en Provence
2003 - 2003
• Chaîne de mesure d’un analyseur de monoxyde d’azote (tube photomultiplicateur et alimentation
• Développement hardware et software d’une régulation de température dans une chambre de réaction d’un analyseur. (Implémentation d’un algorithme PID en assembleur sur microcontrôleur PIC)
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KN Systèmes
- Technicien d'études R&D
Aix-en-Provence
2000 - 2002
Développements Hardware et Software, test, dossiers de définition, achats, sous-traitance.
• VALEO : Développement de valises de tests de consoles de climatiseurs automobiles.
• DGA : Système radio – modem d’émission et réception de coordonnées GPS différentielles.
• LAFARGE : Développement hard et soft d’un terminal de dialogue avec un système embarqué.
carte intégrant un microcontrôleur 8051, un EPLD, un clavier matriciel et un écran LCD .
• DGA : Système géopositionnable par GPS, intégrant un GSM permettant la localisation de flottes.
• DCN : Système d’interface de réseaux Ethernet embarqué à bord de sous-marins Scorpène
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ATA
- Technicien assistant Ingénieur et Maintenance
Peynier
1996 - 2000
Technicien assistant Ingénieur en bureau d’études et de maintenance.
